单位文秘网 2022-02-25 09:49:42 点击: 次
[摘 要]数字电路安装之前对所选用的数字集成电路器件进行逻辑功能测试,避免因器件功能不正常而增加调试的困难。本文分析探讨了几种电子电路的测试技术,供参考。
[关键词]数字电路,集成电路,测试
数字电路安装之前,对所选用的数字集成电路器件进行逻辑功能测试,避免因器件功能不正常而增加调试的困难。检测器件功能的方法有多种多样,常用的方法为:①仪器测试法,即应用数字集成电路测试仪进行测试;②替代法,将被测器件替代正常工作数字电路中的相同器件,检测被测器件功能是否正常;③功能实验检查法,用实验电路进行逻辑功能测试。
一、集成门电路的测试
集成门电路静态测试,一般采用模拟开关输入模拟高、低电平,用发光二极管显示方式或万用表、逻辑测试笔测试输出的高、低电平,看其是否满足门电路的真值表。动态测试时,各输入端接人规定的脉冲信号,用双踪示波器直接观察输入、输出波形,并画出这些脉冲信号时序关系图,看输入输出是否符合规定的逻辑关系。
1.CMOS门电路的测试
以CC4012为例进行分析。CC4012是双四输入与非门,两个四输入端的与非门制造在同一器件内。14脚接电源VDD,7脚接地。2、3、4、5为一个与非门的输入端,1为输出端;9、10、11、12为另一与非门输入端,13为输出端。测试时,测试电路应正确连接,以免损坏器件或引起逻辑关系混乱,测试结果不正确。CMOS与门和与非门的多余的输入端不允许悬空,应接+VDD,电源电压不能接反,输出端不允许直接连接+VDD或地,除三态门外不允许两个输出端并联使用。测试时应先加电源电压+VDD,后加输入信号。关机时应先切断输入信号,后断开电源+VDD。若用测试仪器测试,所有测试仪器外壳必须良好接地,若需焊接时,应切断电源电压+VDD,电烙铁外壳必须良好接地,必要时拔下烙铁,利用余热进行焊接。
测试时,将四个模拟开关接四输入端,按不同的组合模拟输入“0”、 “1”电平。输出端接发光二极管,它的阳极通过电阻接+VDD,阴极接输出端。输出为“1”时,发光二极管不亮,输出为“0”时,发光二极管亮。若测试结果与其逻辑功能相符,说明被测器件正常。CMOS或门、或非门使用时,除多余输入端应接地(低电平)外,其余同与非门相同。
2.TTL门电路测试
测试方法与CMOS门电路基本相同,在实际应用中,TTL器件的高速切换,将产生电流跳变,其幅度为4-5mA,该电流在公共地线上的压降会引起噪声干扰,所以要尽量缩短地线。可在电源输入端与地间并接1个100uF电解电容作低频去耦,并接一个0.01—0.1uF电容作高频去耦。
3.集电极开路门电路(OC门)与三态门(TSL门)测试
(1)OC门测试
OC门测试前,应先接好上拉电阻RC,测试方法与非门测试方法相同。
(2)三态门TSL的逻辑功能测试
三态门除正常数据输入端外,还有一个控制端EN,也称使能端。对于控制端高电平有效三态门,当控制端为高电平时,TSL与普遍与非门无异,当控制端为低电平时,即“禁态”时,输出端对电源正、负极均呈高阻抗。还有一种控制端低电平有效电路,即控制端为低电平时,TSL逻辑功能与普遍与非门相同;为高电平时,输出端呈高阻抗。
测试方法和与非门基本相同,在输入端与使能端分别接模拟开关,输出端接发光二极管。当使能端为有效电平时测出输入输出逻辑关系:当使能端为“禁态”时,测输出端是否呈高阻抗。
二、组合逻辑电路的测试
组合逻辑电路的功能,由真值表可完全表示出来,测试工作就是验证电路的功能是否符合真值表。
1.组合逻辑电路静态测试
(1)将电路的输入端分别接到逻辑电平开关,注意按真值表中输入信号高低位顺序排列。
(2)将电路的输入端和输出端分别连至“0-1”电平显示器,分别显示电路的输入状态和输出状态。注意输入信号的显示也按真值表中高、低位的排列顺序,不要颠倒。
(3)根据真值表,用逻辑电平开关给出所有状态组合,观察输出端电平显示是否满足所规定的逻辑功能。对于数码显示译码器可在上述测试电路基础上加接数字显示器加以测试。在数码显示译码器输入端输入规定信号,显示器上应按真值表显示规定数码。
2.组合逻辑电路的动态测试
动态测试是根据要求,在组合逻辑电路输入端分别输入合适信号,用脉冲示波器测试电路的输出响应。输入信号可由脉冲信号发生器或脉冲序列发生器产生。测试时,用脉冲示波器观察输出信号是否跟得上输入信号变化,输出波形是否稳定并且是否符合输入输出逻辑关系。
3.译码显示电路测试
译码显示电路首先测试数码管各笔段工作是否正常。如共阴极LED显示器,可将阴极接地,再将各笔段通过1kΩ电阻接电源正极+VDD,各笔段应发光。再在译码器的数据输入端依次输入0000~1001的数码,则显示器对应显示出0-9数字。
译码显示电路常见故障分析判断如下:
(1)数码显示器上某段总是“亮”而不灭,可能是译码器的输出信号幅度不正常或译码器工作不正常。
(2)数码显示器上某段总是不“亮”,可能是数码管或译码器连接不正确或接触不良。
(3)数码显示器字符模糊,且不随输入信号变化而变化,可能是译码器的电源电压偏低或电路连线不正确或接触不良。
三、时序逻辑电路测试
时序逻辑电路的特点是任意时刻的输出不仅取决于该时刻输入逻辑变量的状态,而且还和电路原来状态有关,具有记忆功能。其构成有两类:一类是由触发器或由触发器和门电路组成;另一类由中规模集成电路构成,如各类计数器、移位寄存器等。
1.集成触发器的测试
集成触发器是组成时序电路的主要器件。静态测试主要测试触发器的复位、置位、翻转功能。动态测试是触发器在时钟脉冲作用下测试触发器的计数功能,用示波器观测电路各处波形的变化情况,并根据波形测定输出、输入信号之间的分频关系、输出脉冲上升和下降时间、触发灵敏度和抗干扰能力以及接入不同性质负载时对输出波形的影响。测试时,输入触发脉冲的宽度一般要大于数微秒,且脉冲的上升沿和下降沿要陡。
2.时序逻辑电路的静态测试
时序逻辑电路的静态测试主要测试电路的复位、置位功能。它的静态测试应称为“半动态测试”,因对时序逻辑电路逻辑功能测试时,必须有动态的时钟脉冲加入。输入信号既有电平信号,又有脉冲信号,所以称为“半动态测试”。测试步骤如下:
(1)把输入端分别接到逻辑电平开关上,输入信号由逻辑电平开关提供;把时钟脉冲输入端CP接到手动单次脉冲输出端,时钟脉
冲由能消除抖动的手动单次脉冲发生器提供。
(2)把输入端、时钟脉冲CP端与输出端分别连接到逻辑电平显示器,连接时注意输出信号高、低位的排列顺序。
(3)测试时,依次按动逻辑电平开关和手动单次脉冲按钮。从显示器上观察输入、输出状态的变化和转换情况。若全部转换情况都符合状态转换表的规定,则该电路的逻辑功能符合要求。
3.时序逻辑电路的动态测试
时序逻辑电路动态测试是指在时钟脉冲的作用下,测试各输出端的状态是否满足功能表的要求,用示波器观察各输入、输出端的波形,并记录分析这些波形与时钟脉冲之间的关系。动态测试通常用示波器进行观测。若所有输入端都接入适当的脉冲信号,则称为“全动态测试”。而一般情况下,多数属于半动态测试,全动态与半动态测试的区别在于时钟脉冲改由连续时钟脉冲信号源提供,输出由示波器进行观测。工程实际中,一般均用全动态测试。
测试步骤如下:
(1)把时序脉冲发生器按时序逻辑电路的CP端,同时连接到SR-8双踪示波器的YB通道和外触发输入端,使示波器的触发信号为时钟脉冲信号。这样在示波器屏幕观察到的两个信号波形都具有同一触发源——时钟脉冲CP,使两个波形在时间关系上相对应。另一种方法是:时钟脉冲信号仅接YB通道输入端,而把“内触发拉YB”开关拉出,使示波器的触发信号以内触发方式取自于YB通道的信号。
(2)将输出端依次接到YA,分别观察各输出端信号与时钟脉冲CP所对应的波形。由于YB通道内触发源取自CP,故依次记录输出波形可保证与CP的波形在时间上完全对应。
(3)对记录下来的波形进行分析,判断被测电路功能是否正确,状态转换能否跟上时钟频率变化。
四、数字电路测试方法
数字电路多采用集成器件,在检查焊接电路无误后进行测试。通常测试步骤和方法是:
(1)首先调好振荡电路部分,以便为整机提供标准的时钟信号。
(2)调整控制电路部分,保证分频器、节拍发生器等控制信号电路能正常工作。
(3)调整信号处理电路,如各种寄存器、计数器、累加器、编码、译码器等,首先应使各单元电路工作正常,再相互连接。使整体电路的逻辑功能符合设计要求。
(4)调整输出电路、驱动电路以及各种执行机构,保证输出信号能推动执行机构正常工作。数字电路调试中,因为集成电路管脚密集,连线又多,要求各单元之间时序关系又严格,所以出现故障不易找出原因。应注意以下问题:
(1)注意检查容易产生故障的环节,掌握排除故障的方法。出现故障时,可以从简单部分逐级查找,逐步缩小故障点的范围,也可以对某些预知点的特性进行静态或动态测试,判断故障部位。
(2)应当十分注意各部分电路的时序关系。对各单元电路的输入和输出波形的时间关系要十分熟悉;也要注意掌握各单元之间的相互时间关系,应对照时序图,检查各点波形,并要弄清哪些是上升沿触发,哪些是下降沿触发,以及它和时钟信号的关系。
(3)注意时序逻辑电路的初始状态,检查能否自启动,应保证电路开机后顺利地进入正常工作状态。
(4)注意电路中的元件类型,如电路中有TFL电路、又有CMOS电路,还有分立元件。
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