单位文秘网 2021-10-07 08:11:01 点击: 次
[摘要]本文针对传统误码测试仪的不足,提出了基于E1接口的简易误码仪的设计与实现,以及其特点与优点,它是一种新型的简易误码仪,使用方便且成本低廉。
[关键词]误码率 误码测试仪 FPGA E1
当今社会风云万变,掌握了信息就是掌握了财富,因此通信无疑成为人们生活中不可或缺的部分。而在某些敏感部门,如邮政储蓄、银行、保险、税务、军事,航空航天等,信息传输的可靠性就显得犹为重要,在数字通信系统传输过程中,无论是设备故障,还是传播衰落、码间的干扰、邻近波道干扰等,都可能造成系统性能变差,信息内容改变,甚至造成通信中断,而其结果都是可以通过码元差错的形式表现出来的。误码测试仪就是通过检测数据传输系统的误码性能指标,对其系统传输质量进行评估,并反映数据传输设备和其信道工作质量的一个重要设备。
在目前的相关领域,需要检测通信系统的可靠性时,通常用的都是传统误码检测仪,它多为国外产品,虽然检测内容丰富,结果直观,但价格比较昂贵,操作复杂,维修困难,而国内产品又有待于改进,这都给测试工作带来了诸多不便。另一方面,在电信传输系统中基于E1(2M)单元的传输链路应用非常广泛,我国电信传输网就是以E1作为标准。此外,它还普遍应用于DDN数据业务、ISDN综合业务,同时也是GSM移动通信网络接口及A bis接口的标准。在互联网宽带接入技术中,E1也是一种常用的接口方式,相应配套的E1传输设备产品种类的数量也很多,因而对E1传输误码仪的需求量也非常大。此外,FPGA核心控制技术在通信系统中的已经相当成熟,这使得基于E1接口FPGA简易误码仪的开发成为现实。该测试仪的优点主要是实现了单程测试,即发射机和接受机处于异地。它结合FPGA及单片机的结构特点进行编程,在2Mb/s基带速率上实现位同步和码同步,用户可以在LCD显示模块上直观的了解信道的误码情况。
一、概述
误码测试仪对线路误码测试的方法很多,但是不管使用何种测试仪,其测试的原理是一样的,都有一套收发电路。通常误码仪可以分为两个模块:发送模块和接受模块。发送模块将序列信号发送到待测通信信道中,再由接收模块接收,并与原始序列信号相比较,便可得到信道误码情况。而我们要设计的为一套发送设备和接受设备分处两地的系统,如果采用固定序列,就不能反映实际情况。因为在实际测试信道误码情况时,测量结果是由发送端发出的信号特性的统计结果所确定的,在数字信道系统中,固定序列是以二进制0,1形式传输的,0,1在信道中是等概率随机出现,所以测量误码率最理想的测试序列应该是随机序列。这样才能保证测试结果的普遍性和正确性,所以发送模块的发送序列确定为伪随机序列。
另一个问题就是:接收模块接收到的序列应与哪个序列相比较,才能更好的保证测试结果的正确性?如果将接收到的序列与发送端发出的序列相比较,这就只能将发送端与接收端放在同一位置,利用双向信道将接收到的序列再转回发送端来比较,这显然不能实现设计目的中的异地传接。因此,方案可以确定:首先,由发送模块发出标准的数据信号,这个标准的数据信号就是伪随机序列,通常采用 m序列,使其通过待测通信系统构成的信道;接收端采用同样的m序列产生器,并从收到的码流中提取位同步信号;将收到的数据流与本地产生的数据流逐位比较,并进行误码统计;根据误码码元数和接收到的总码元数,计算出相应误码率,并输出误码显示。
误码仪的简易框图如下图所示。
二、系统介绍
本误码仪是基于2Mb/s基带端口的在线测试设备,它的系统组成主要可以分为两个部分:发送模块和接收模块。现对这两个部分做概括的分析。
1.发送模块
首先,我们要解决序列的产生问题,发送部分实质上是一个测试码产生器,它要产生一个序列信号,用于检测信道质量。传统的通信理论里,原始信源信号为0,1等概率且相互独立的随机数字序列。同样,实际数字通信系统的设计,也是基于这个原理。为了使测试结果尽可能真实地反映系统的性能,发送端需要采用某种序列作为测试数据,这种数据序列最重要的特征就是具有近似于随机信号的性能,也可以说具有与噪声相似的性能。但是,真正的随机信号和噪声是不能重复再现和产生的。所以,只能产生一种周期性的脉冲信号来近似随机噪声的性能,即伪随机序列。本方案中采用的伪随机序列是 m序列,这是由带线性反馈的移位寄存器产生的周期最长的一种序列。虽然是周期信号,但它具有类似于随机信号的自相关特性。
其次,要解决m随机序列的时序控制问题,由于我们要检测的是E1接口信道的传输误码情况,故在发送端就需要一个频率为2.048MHz的时钟,用以控制产生的2.048Mb/s的m随机序列的输入,并插入帧同步码,然后将插入帧同步码的m随机序列进行编码,这样就很好解决了输入时序控制问题。在序列输出之前,应通过变压器进行一次单/双极的变换,再传输到被测信道中去。
2.接收模块
接收端实际上可以分为三个子模块:本地m序列发生子模块,同步子模块,误码率计算子模块。
本地m序列发生子模块结构其实与发送端相似,其不同之处在于将接收到的序列置存在本地m序列寄存器中,作为其初始状态,如果两个具有相同逻辑结构的m序列发生器在某一时刻寄存器状态也相同,则这两个m序列发生器所产生的数字数据流保持同步。这样,在本地就可以产生一个与发送端结构相同且比特对齐的m序列了。
同步判断是非常重要的一项指标,是对误码统计的先决条件,只有不停的对接收端序列与本地产生序列进行同步判断,确定收,发端序列都处于同步状态,再进行误码统计才有意义,例如接收端接收到N位码序列中包含有误码,那么由此产生的本地序列与发送端是不一致的,此时就很容易将接收到的含有误码的状态作为本地初始状态,这种现象叫做“假同步”,同步判断的目的就在于防止出现“假同步”现象,保证传输检测的正确性。
在实现了收发双方的同步以后,值得一提的是同步模块的优化问题。同步模块一旦探测到接收到的误码个数超过了预设的判决标准就会认为收发双方不同步而重新进行同步判定,这样做不仅降低了误码仪对突发错误的处理能力,更严重的是会导致接收端进行反复同步,从而大大降低了处理的效率。这时我们就需要纳入“同步保护”机制。
位同步子模块用于提取和跟踪位同步时钟,基于 FPGA可编程的特点,设计中可采用Verilog HDL语言编写模块的方法实现。
在实现了收发同步后,就要开始误码测试了。误码测试单元是接收模块中最重要的一部分,它是由误码计数器和单片机组成。在同步的情况下,误码计算器开始计数。它在每隔一秒的时间将计数器中的计数值输入到单片机中,再由单片机完成误码率的计算,在计算时,需要将输入的数据同本地的m序列同步,并将同步信息传给码元比较单元。如果误码率连续超过预定值并时间达到10S以上的时候,就可以认定是发生了失步,这时单片机就会发出命令,通知开关控制电路调节序列同步模块的转换,以便重新开始序列同步过程。m序列的捕捉方法有很多,通常用的有相关器法和循环累加法。这两种方法各有优劣,相关器法捕捉速度快,通常捕捉时间不超过两个m序列的周期,但它最大的缺点就是所需的逻辑资源太多,容易造成系统负荷过重。相比较之下,循环累加法则不需要这么多逻辑资源,不过捕捉时隙延长,但在测试情况下是可以接受的,所以在测试一起中一般是采用循环累加法的。
三、硬件实现
本误码仪的实际电路中还要用到一个FLEX10K器件,利用该器件的芯片输入输出引脚,来实现流码的输入输出,按键控制接口及数据显示接口的连接。
实际电路的发送模块通过软件编程模块实现,在I/O口输出时应加入帧同步,在外加变压器实现单/双极性变换后,再作为测试通信系统的输出端。在接收模块,则是同样的再实现一次单/双/极性变换,将本地产生的与发送端同步的伪随机序列与接收到的码流进行比较,从而实现误码的检测功能,然后通过记数模块记录错误码元的个数,再传送到显示模块进行LCD显示。
四、结束语
采用FPGA核心控制器件进行误码测试仪的设计,可以很好的提高误码测试仪的程序可移植性和再升级能力。FPGA核心控制器件程序的实现采用现下流行的硬件描述语言VerilogHDL语言编写,单片机的控制部分由汇编语言编写。本误码仪还具有体积小,功耗低,性能稳定等优点。如果单片机的工作可以由在PC上编写专门的程序来完成,这样算出来的误码率将更加准确。
参考文献:
[1]宋万杰.CPLD技术及应用[M].西安:西安电子科技大学出版社,2000.
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[4]樊昌信.通信原理(第五版)[M].北京:国防工业出版社,2002.
(作者单位:浙江理工大学信电学院)
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